-
Множество Мандельброта средствами FPGA.
-
Немного психоделики :)
-
Несколько слов об отладке 1Gb Ethernet-проектов на ПЛИС.
-
Нововведения и особенности установки Intel® Quartus® Prime Design Software v19.1
-
Нововведения языка SystemVerilog.
-
Новогодняя гирлянда.
-
О видах присваиваний в Verilog.
-
Первый проект для VE-EP4CE10E. Часть 2.
-
Первый проект для VE-EP4CE10E. Часть 3.
-
Первый проект для VE-LCMXO27000HC. Часть 2.
-
Первый проект для VE-LCMXO27000HC. Часть 3.
-
Первый проект для VE-XC6SLX9. Часть 2.
-
Первый проект для VE-XC6SLX9. Часть 3.
-
Процессор Nios II для VE-EP4CE10E.
-
Развертывание LiteX SoC с процессором VexRiscv на отладочной плате VE-10CL025.
-
Разработка системы стереоскопического зрения.
-
Разработка табло "электронная очередь".
-
Реализация HDMI в ПЛИС.
-
Реализация алгоритма путем моделирования FSM в HDL.
-
Реализация упрощенного протокола TCP с использованием NIOS II.
