Введение

Verilog имеет встроенные примитивы: логические и передаточные вентили и ключи. Они редко используются в проектировании, но являются основным материалом при синтезе для моделирования заказных микросхем и ячеек микросхем программируемой логики, которые затем используются на уровне симуляции логики или того, что называется симуляцией SDF. Утилиты синтеза также производят нетлист, импортируемый в утилиты трассировки, что Verilog относит к уровню логических примитивов.