Задержка сигнала в ключах и вентилях

В реальных схемах, по физическим причинам, логические элементы имеют задержки.

Verilog предоставляет способ присвоить такой атрибут логическим элементам.

• Задержки нарастания, спада и отключения.
• Минимальные, типичные, и максимальные задержки