Введение

Verilog имеет встроенные примитивы: вентили, буферы и ключи. Это лишь небольшая часть примитивов, если необходимо, пользователь может создать собственные, более сложные, при помощи UDP (User Defined Primitives). Используя UDP, мы можем моделировать:

• Схемы комбинационной логики
• Схемы последовательной логики [элементы с памятью, триггеры]